数字CMOS集成电路复习笔记：第三篇

延迟时间

传输延迟τ_PHL、τ_PLH定义为：在输入到输出波形的50％电压处（阈值电压）。

上升/下降时间τ_r、τ_f定义为10~90%的电压时间。

计算

长沟道CMOS

$\begin{aligned} \tau_{PHL}&=\dfrac{C_{load}}{k_n(V_{DD}-V_{T0,n})}\left[ \dfrac{2 V_{T0,n}}{V_{DD}-V_{T0,n}}+\ln\Big(\dfrac{4(V_{DD}-V_{T0,n})}{V_{DD}}-1\Big) \right] \\ \tau_{PLH}&=\dfrac{C_{load}}{k_p(V_{DD}-|V_{T0,p}|)}\left[ \dfrac{2 |V_{T0,p}|}{V_{DD}-|V_{T0,p}|}+\ln\Big(\dfrac{4(V_{DD}-|V_{T0,p}|)}{V_{DD}}-1\Big) \right] \end{aligned}$

这里的“上升”与“下降”显然都是针对输出而言的。输出如果上升，那一定是PMOS导通、NMOS关断，因此电流从PMOS流过，公式内的系数为 $k_p$ ；输出下降亦然，PMOS关断、NMOS导通，电流从NMOS流过，公式内的系数为 $k_n$ 。

可以看出：

延时时间与负载电容成正比
延时时间与晶体管的尺寸(W/L)成反比
延时时间与电源电压成反比
阈值电压越大，延时越大

短沟道CMOS

$\begin{aligned} \tau_{PHL}&=\dfrac{C_{load}}{k_n}\dfrac{2}{E_{c,n}L_n}\dfrac{V_{50\%}[(V_{DD}-V_{T0,n})+E_{c,n}L_n]}{(V_{DD}-V_{T0,n})^2}\\ \tau_{PLH}&=\dfrac{C_{load}}{k_p}\dfrac{2}{E_{c,p}L_p}\dfrac{V_{50\%}[(V_{DD}-|V_{T0,p}|)+E_{c,p}L_p]}{(V_{DD}-|V_{T0,p}|)^2} \end{aligned}$

可以看出：

延时时间与负载电容成正比
时时间与晶体管的尺寸(W/L)成反比
延时时间受电源电压影响很小
阈值电压越大，延时越大

为什么短沟道器件的延时时间受到电源电压影响很小？

分子是 $V_{50\%}\big[(V_{DD}-V_{T0,n})+E_{c,n}L_n\big]$ ， $V_{50\%}$ 可看做一半的电源电压，因此分式上下都是电源电压的二次方关系，相消。

若输入信号不是阶跃，则有经验公式：

$\begin{aligned} \tau_{PLH} &= \sqrt{\tau_{pLH(\sqcap)}+\Big(\frac{\tau_f}{2}\Big)^2}\\ \tau_{PHL} &= \sqrt{\tau_{pHL(\sqcup)}+\Big(\frac{\tau_r}{2}\Big)^2} \end{aligned}$

动态性能

24年PPT新增内容

数字系统的性能通常用每秒多少指令(MIPS)或者每秒多少操作(MOPS)来表示。这取决于处理器的体系结构、软件的体系结构等。

造成电路具有传输延时的根本原因是电路中具有寄生电容，存在RC时间常数。

反相器设计

从上文的短沟道CMOS延迟时间公式可得出尺寸的公式：

$\begin{aligned} (\frac W L)_n&=\dfrac{C_{load}}{\tau_{PHL}^*\mu_nC_{ox}}\dfrac{2}{E_{c,n}L_n}\dfrac{V_{50\%}\big[(V_{DD}-V_{T0,n})+E_{c,n}L_n\big]}{(V_{DD}-V_{T0,n})^2}\\ (\frac W L)_p&=\dfrac{C_{load}}{\tau_{PLH}^*\mu_pC_{ox}}\dfrac{2}{E_{c,p}L_p}\dfrac{V_{50\%}\big[(V_{DD}-|V_{T0,p}|)+E_{c,p}L_p\big]}{(V_{DD}-|V_{T0,p}|)^2} \end{aligned}$

对于实际题目，应当在求出的尺寸范围内选择其最大的值！因尺寸越大，延时时间越短。

负载电容

在CMOS反相器中，MOS晶体管要么截止要么饱和，导致沟道电容不存在，因此C_gd的值很小，都可以忽略。

CMOS数字电路的寄生电容主要是C_db和C_gs！

24年PPT新增内容

本征延时与外部延时

当反相器没有外部负载或者反相器尺寸特别大的时候，反相器具有本征延时：

$\begin{aligned} \tau_{PHL}^{limit}&=\Gamma_n(\alpha_n+R\alpha_p)\\ \tau_{PLH}^{limit}&=\Gamma_p(\frac{\alpha_n}{R}+\alpha_p) \end{aligned}$

其中R为P管和N管的尺寸比值。

本征延时与外部负载电容无关，与反相器的尺寸大小无关，是反相器在一定工艺和电压下能达到的最小延时。

本征延时仅仅取决于版图！

反相器尺寸特别小的时候，延时主要由α₀项也就是外部负载电容贡献。

对于负载电容， $C_{load}=C_{intra}+C_{ext}$ ，其中 $C_{intra}$ 是本征电容，即反相器的自负载，与反相器本身的漏结电容、栅漏电容有关； $C_{ext}$ 是外部电容，与扇出有关。

$\begin{aligned} \tau_p&=0.69R_{eq}C_{load}\\ &=0.69R_{eq}C_{intra}(1+\dfrac{C_{ext}}{C_{intra}})\\ &=0.69\dfrac{R_{ref}}{S}(SC_{iref})(1+\dfrac{C_{ext}}{SC_{iref}})\\ &=t_{p0}(1+\dfrac{C_{ext}}{SC_{iref}}) \end{aligned}$

其中 $C_{iref}$ 为标准反相器结电容。

S增大时性能提高，但过大的S会显著增加硅面积。此外， $C_{intra}$ 与S成正比，会减小自身的扇出。

2024.11.06 旧版PPT上的表述有误。反相器面积增大，确实会减小自身的扇出。因此，增大反相器尺寸可以减小反相器自身的延时。

CMOS环形振荡器

三个反相器完全相同，并且上升延时和下降延时对称。

此时， $f=\dfrac 1 T =\dfrac 1 {2n\tau_p}$ 。我们使用 $\tau_p=\dfrac1{2nf}$ 来衡量一个工艺的好坏。

互连线

互联线寄生电容

集成电路中的连线电容主要有三部分：

平板电容
边缘电容
线间电容

金属和衬底之间的电容是平板电容；

两层不同金属边缘间的电容是边缘电容；

两层不同金属上下交叠之间的电容以及同层金属内导线之间的电容是线间电容。

工艺的进步，使得IC的几何尺寸在水平方向上的减小和垂直方向上的减小不成比例（连线厚度H几乎没有变化，而连线的间距大大减小），导致了线间电容的增加。

互连线电阻

对于方块电阻而言，方块电阻x长/宽即可计算出电阻。

由公式易知：当截面为正方形时，电阻值与边长无关。

互连线延迟

集总电容模型：只适用于很短的互连线，且信号频率低时
集总RC模型：只要不是特别高性能的集成电路，都使用此模型
分布RC模型：不存在收敛解但精确
其他模型：π/π2、T/T2/T3……

集总RC模型对延时的估算偏高！

集总RC与Elmore定理

必考。记住使用条件、理解原理。

Elmore定理使用条件：

电路中没有电阻回路
所有电容都是结点到地的电容
有一个输入结点，输入到所有其他结点都只有唯一路径

也可以看成：每一个电阻要连上多少次电容

R1：每一条支路公共部分都要经过R1，因此延时为 $R_1·\sum\limits _{i=1}^{8} C_i$

R2：因为节点7不经过R2，因此延时为0

R3、R4、R5：同理

R6：C6-C8会经过R6，因此延时为 $R_6·\sum\limits_{i=6}^{8} C_i$

R7：C7、C8会经过R7，因此延时为 $R_7(C_7+C_8)$

R8：没有经过的电容（因为到第七节点截止）

分布RC模型

分布RC模型认为每一小段的导线电阻和电容都相等。

r：单位长度电阻；c：单位长度电容。

一阶近似Elmore公式：

$\begin{aligned} \tau_N &=\sum\limits_{i=1}^{N}R_i\sum\limits_{j=1}^{N}C_j\\ &=\Delta L^2cr\sdot (1+2+...+N)\\ &=\Delta L^2cr\sdot \frac{N(N+1){}}2\\\\ \lim_{N\to\infin}\tau_N&=\frac{RC}2 \end{aligned}$

阶跃响应

电压范围	集总RC	分布RC
0 → 50% (t_p)	0.69 RC	0.38 RC
0 → 63% (τ)	RC	0.5 RC
10% → 90% (t_r)	2.2 RC	0.9 RC

减小延时

我们应当怎样减小连线延时？

对一端很长的连线分段，并在其中插入缓冲器。只要τ_buf足够小，在分段后连线延迟就会被减小。

很好理解：

因为连线延时与长度是二次方关系，因此在一半的地方插入缓冲器后，时间应当变成 $2\cdot(\frac{1}{2})^2\cdot\tau+\tau_{buf}=\frac{\tau}{2}+\tau_{buf}$ 。

实际上缓冲器延时很小，因此可起到减小连线延迟的作用。

功耗

2024.12.01 修改：仅分为静态功耗与动态功耗！

CMOS反相器的功耗由静态功耗与动态功耗构成。

静态功耗由亚阈值漏电和PN结反向电流构成，CMOS反相器的静态功耗非常小，但随着工艺的进步而变大
- 亚阈值电流是现代工艺芯片中漏电的最主要部分，降低V_TH可以大大减小亚阈值漏电
- 栅极隧穿电流随着V_DD降低而迅速下降
- 反偏PN结电流一般较小，随着V_DD降低而减小
动态功耗包含开关功耗与短路功耗：
- 开关功耗是由于输入信号变化过程中，电路不断对负载电容充电和放电造成
- 短路功耗是由于输入信号短暂处于中间电平时，PMOS管和NMOS同时导通，直接从VDD到GND流过电流造成的
  - 输入不可能是阶跃信号
  - VTC曲线存在有限增益的过渡区

动态功耗 > 短路功耗 > 静态功耗

为了降低功耗，采用多阈值工艺，高速电路使用低阈值晶体管，低速电路使用高阈值晶体管，因延迟时间中提到：阈值电压越高，速度越慢！

充电时从电源获得的能量，在电容上存储一半，另一半在PMOS上被消耗，转换为热能；放电时电容上的能量在NMOS上被消耗。

能量的消耗与器件尺寸无关！

减小动态功耗：减小负载电容、降低电源电压、降低频率。

功耗准则

功耗延时积(PDP)：开关一次(输入变化一次)门电路所消耗的能量，为平均功耗乘以开关一次的时间。

能量延时积(EDP)：为PDP乘以开关一次的时间。它可以同时衡量在降低运算能量时延时付出的代价，使用EDP可以求出最优的电源电压。

超级缓冲器

思路：使用尺寸逐级递增的反相器链来驱动大尺寸的缓冲器

由本征延时与外部延时可知：若C_g为第一级返现器输入电容，C_d为第一级反相器漏电容（本振电容），则：

$\begin{aligned} \tau_1&=0.69R_{ref}C_d(SC_{iref})(1+\dfrac{\alpha C_g}{C_d})&=\tau_{p0}(1+\dfrac{\alpha C_g}{C_d})\\ \tau_2&=0.69\dfrac{R_{ref}}{\alpha}(\alpha C_d)(1+\dfrac{\alpha^2 C_g}{\alpha C_d})&=\tau_{p0}(1+\dfrac{\alpha C_g}{C_d})\\ ...\\ \tau_{total}&=(N+1)\tau_{p0}(1+\dfrac{\alpha C_g}{C_d})\\ C_{load}&=\alpha^{N+1}C_g &\Rightarrow N+1=\dfrac{\ln(C_{load}/C_g)}{\ln\alpha_{opt}} \end{aligned}$