数字CMOS集成电路复习笔记：第四篇

阈值损失

因为MOSFET的特性，导通时漏级始终比栅极有一个阈值电压的损失！

对于NMOS，低电平时无损失，高电平时会降低一个 V_TN 输出，因此使用NMOS进行下拉；

对于NMOS，高电平时无损失，低电平时会升高一个 |V_TP| 输出，因此使用PMOS进行上拉。

伪NMOS逻辑门

伪NMOS两输入或非门

若其中一个输入为高，则输出为低；若两个输入均为高，则输出更低。可看成两个NMOS并联，尺寸翻倍。

对于瞬态，相同尺寸的或非门和反相器相比，寄生电容更大，因此速度更慢！

伪NMOS两输入与非门

考虑工程近似，认为靠近输出的NMOS管无体效应，则可以将串联的NMOS管看成一个晶体管，尺寸减半。

多输入或非门可以将NMOS进行并联实现。下拉电流等于所有导通的NMOS管流过的电流之和。同理，多输入或非门可以将NMOS进行串联实现。

问：忽略PMOS管面积，两输入与非门的驱动能力与反相器相同时，与非门的面积与反相器相比是多少？

答案

4:1。

晶体管串联，串联后尺寸减半，因此等效后和反相器的NMOS尺寸相同，为1，则减半前的两个管子各自尺寸为2。2x2=4。

离输出端近的晶体管速度快！在CMOS逻辑门内会讲解。

CMOS逻辑门

CMOS两输入或非门

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考察V_th：

$\begin{aligned} V_{th}(NOR2)&=\frac{V_{T0,n}+\dfrac{1}{2}\sqrt{\dfrac{1}{k_R}}(V_{DD}-|{V_{T0,p}}|)}{1+\dfrac{1}{2}\sqrt{\dfrac{1}{k_R}}}\\ \\ V_{th}(INV)&=\frac{V_{T0,n}+\sqrt{\dfrac{1}{k_R}}(V_{DD}-|{V_{T0,p}}|)}{1+\sqrt{\dfrac{1}{k_R}}}\\ \end{aligned}$

因为 $k_R=\dfrac{k_n}{k_p}$ ，上拉网络等效尺寸为一半，下拉网络等效尺寸为二倍，因此 $k_R$ 是原来的四倍。

对比可知：NOR2门的切换阈值小于反相器的切换阈值。

考虑驱动能力，相同驱动能力下，两输入或非门的面积大于反相器的面积。

瞬态特性

CMOS两输入与非门

对于情况二三：此时最下方NMOS始终处于导通，靠近输出的NMOS变为导通，可近似看成只有靠近输出的NMOS，因此等效NMOS尺寸就是每个NMOS的尺寸。

驱动能力与面积

在相同的驱动能力（和标准反相器相同）下：NAND总面积为8，而NOR的总面积为10！因此在逻辑设计中，NAND更常用。

CMOS传输门

CMOS传输门（Transmission Gate），可简称为TG ~~不是Telegram~~。它由一个NMOS和一个PMOS并联而成：

书上图7.32是错的！CMOS传输门的导通电阻几乎不变。

复杂逻辑电路

最坏情况

何谓最坏情况？因为输入信号不同，下拉网络的导通电阻不同。若下拉管个数最少，则下拉能力最弱！

以上图为例：

仅导通两个NMOS管（AD/AE/BC）时为最坏情况，此时下拉能力最弱。若要和标准反相器驱动能力相同，则最坏情况下等效尺寸相同；
NMOS宽长比为1，则两两串联后的等效尺寸为1，因此每个管子尺寸均为2。

下拉网络最坏情况的例子

答案

$X=\overline{(A\sdot B+C\sdot D\sdot E)\sdot F+G}$ ，晶体管级电路图略~~才不是懒得画~~

对于最坏情况：

上拉网络：仅有一条支路导通，且该支路的晶体管个数越少越好
- F & G
- A|B & C|D|E & G
下拉网络：仅有一条支路导通，且该支路的晶体管个数越少越好
- G
- F & A & B
- F & C & D & E

寄生电容影响延时的例子

答案

看NMOS网络之后取反即可。 $Y=\overline{(A+B)\sdot C \sdot D}$

对于器件尺寸：

上拉的每一条支路单独导通时的等效尺寸要和反相器的PMOS尺寸相同。因此：D=C=4，A=B=4x2=8。
下拉同理，因此A=B=C=D=2x3=6。

对于最坏的延时：为什么会出现最坏情况？因为上拉网络的AB之间存在寄生电容、下拉网络的CD之间存在寄生电容！

上拉网络：CD间的寄生电容充满电，AB间的寄生电容充满电，随后泄放，会延长下降时间
下拉网络：AB间的寄生电容无电荷，CD间的寄生电容无电荷，随后充电，会延长上升时间

A	B	C	D	O	M
0	1	1	1	0
0	1	1	0	1	↑

1	0	1	0	1
0	1	1	1	0	↓

对偶网络

对于CMOS组合逻辑，NMOS网络与PMOS网络是对偶的。

上拉网络与下拉网络互相转换的方法是：闭合区域产生一个新的顶点，相邻顶点用边线连接，每个上拉网络线只能与下拉网络边线相交一次。

棍图♿与欧拉路径

在工艺中，我们希望版图的面积尽可能小。因此，我们在设计时要让扩散区尽可能连续。

如下，是一种简化表示版图的方法，叫棍图♿。

下图省略了P管周围N阱。实际考试中，需要画出P区域的N阱！

版图输入信号多晶硅的排列顺序是任意的。为了使版图中扩散区中断最少，版图面积最小，采用欧拉路径法，可以找到多晶硅排列的最佳顺序。如果NMOS与PMOS晶体管的欧拉路径相同，则版图就不会有扩散区中断。

欧拉路径经过图的每一条边且仅经过一次。如果路径起点和终点相同，则称“欧拉回路”。具有欧拉回路的图称“欧拉图”。

~~原来离散数学真的能用上啊~~

显然，对于上面的网络，E-D-A-B-C是一条欧拉路径。

异或与同或

对于CMOS异或门，加上A、B反相的非门，总共需要12个晶体管！采用其他形式的CMOS逻辑可以占用更少。

左上与右下是AOI（与或非）逻辑，右上与左下是OAI（或与非）逻辑。
对于同或（XNOR）逻辑：
- 左上的门最后为一个四输入门，因此占用4x2=8个管子；前面还有两个反相器占用2x2=4个管子，因此总共是8+4=12个晶体管；
- 左下的门最后为一个三输入门，因此占用3x2=6个管子；前面还有一个两输入与非门占用2x2=4个管子，因此总共是6+4=10个晶体管。
对于异或（XOR）逻辑，分析同理。

AOI、OAI？

AOI（与或非）逻辑可以表示成积之和的布尔函数，而OAI（或与非）逻辑可以表示成和之积的布尔函数。

伪NMOS的OAI逻辑很简单。优点是当输入复杂时减少了晶体管数量，节省了面积；缺点是输出V_OL即低电平时有一路全部导通，因此存在静态功耗。

德摩根定律

$\begin{aligned} \overline{\left(\mathrm{a}\cdot\mathrm{b}\right)}&=\overline{\mathrm{a}}+\overline{\mathrm{b}}\\ \overline{\left(\mathrm{a}+\mathrm{b}\right)}&=\overline{\mathrm{a}}\cdot\overline{\mathrm{b}} \end{aligned}$

香农展开定理

香农（Shannon）展开定理告诉我们：

“任意一个函数可以对其任何一个变量展开成其余因式和变量非的余因式相加的形式，或者是展开成仅使用最小项表示的形式。（每个最小项是包含所有变量的乘积）。”

例如：

$\begin{aligned} F&= A' \sdot B+A\sdot B \sdot C'+A' \sdot B' \sdot C\\ &= A \sdot (B \sdot C') + A' \sdot (B+B' \sdot C) \end{aligned}$

其中，

$F_A=B \sdot C'$ 称为F相对A的余因式（cofactor）；
$F_{A'}=B+B' \sdot C$ 称为F相对A'的余因式。

传输门逻辑

传输门可以用很少的晶体管实现一些逻辑电路！

此外，我们可以利用上面提到的香农展开定理，利用多级二选一选择器构成组合逻辑函数。

CMOS传输门逻辑的缺点：驱动能力会下降！ 需要缓冲器来提高后续的驱动能力。

互补传输管逻辑

互补传输管逻辑（Complementary Pass-transistor Logic, CPL）使用NMOS传输管代替传输门，每一个信号都产生互补信号，输出端加反相器以恢复电平。减少了寄生电容，提高了速度。但为了降低阈值电压，增加了工艺复杂性，降低了抗噪声能力，亚阈值导通电流增大，并不比互补CMOS逻辑优越。

扇出、延时与逻辑努力

扇出对延时的影响

在驱动能力与面积里提到：相同的驱动能力（和标准反相器相同）下：NAND总面积为8，而NOR的总面积为10。

考察扇出对延时的影响时，常提到FO4（Fanout4）延时，即扇出为4的延时。在数字CMOS集成电路复习笔记：第三篇的 超级缓冲器 一节内提到扇出为4是逻辑门的典型延时。

回顾一下延时表达式：

$\begin{aligned} \tau_p&=\tau_{p0}(1+\dfrac{C_{ext}}{C_d})=RC_d(1+\dfrac{C_{ext}}{C_d})\\ \\ &=\tau_{p0}+RC_{ext}\\ &=\tau_{p0}+RC_{in}\dfrac{C_{ext}}{C_{in}} \end{aligned}$