一天一道简答题：数字CMOS

加粗为考过的题目

第一章：绪论

摩尔定律是什么？后人扩展的摩尔定律又是什么？
答案
摩尔定律：芯片上的晶体管数目每隔18 个月或者24 个月翻一倍

扩展的摩尔定律：
- 工艺每三年升级一代
- 集成度每三年翻二番
- 特征线宽约 缩小 30％ 左右
- 逻辑电路（以 CPU 为代表）的工作频率提高约 30％
请从设计方法学的角度简要分析模拟集成电路设计与半定制数字集成电路设计的区别。列举至少三点。

答案
模拟：需要手动布局、自下而上的设计方法、特殊化定制、耗时长

数字：可以自动布局、自上而下的设计方法、使用现成的模块进行定制、耗时相对短
数字电路设计常用的抽象层次有哪些？列举三个，并写出对应的语言/EDA 工具。
答案
- 系统级：MATLAB
- 算法级：C/C++
- 寄存器传输级：VHDL/Verilog
- 门级：VHDL/Verilog
- 晶体管级：SPICE
数字系统设计复习笔记：第一篇
写出短沟道 PMOS 的线性区与饱和区分界点，以及饱和区电流公式。

答案
$\begin{aligned} &\dfrac{\big(|V_{GS}|-|V_{TH}|\big)\sdot E_{c,p}L_p}{\big(|V_{GS}|-|V_{TH}|\big)+E_{c,p}L_p}\\ \\ &I_D=\dfrac 1 2 \mu_pC_{ox}\dfrac{W}{L}\dfrac{1}{1+\dfrac{|V_{GS}|-|V_{TH}|}{E_{c,p}L_p}}\big(|V_{GS}|-|V_{TH}|\big)^2 \end{aligned}$
写出 MOSFET 栅电容在线性区和饱和区的计算公式。

答案
线性区：C_g = C_oxWL_eff + 2C_oW

饱和区：C_g = (2/3) C_oxWL_eff + 2C_oW
简述短沟道效应与窄沟道效应。当器件尺寸很小时，这两个效应是否会相互抵消？

答案
短沟道效应：L 很小时，会出现漏致势垒降低（DIBL）

窄沟道效应：W 很小时，栅电压要维持场氧区额外的耗尽电荷，使阈值电压升高

对于 L 和 W 都很小的器件，阈值的升高和降低会抵消。
简述亚阈值电流与器件尺寸及阈值电压的关系。采用新结构可以减小亚阈值电流，请举出一种。

答案
器件特征尺寸减小或是阈值电压降低都会导致亚阈值电流增大。

采用 FinFET 可以减小亚阈值电流。
简述集成电路的成本组成，并各举出两个例子。

掩模板制造属于哪一种成本？
答案
集成电路的成本由固定成本与可变成本组成。
- 固定成本：设计花费时间、EDA 工具、人工成本、掩模板成本
- 可变成本：硅片（晶圆）制造成本、封装与测试成本
写出以下英文缩写的全称：SPICE、HDL、EDA、STA、FPGA、RTL、ASIC。
答案
数字CMOS集成电路复习笔记：第一篇
- SPICE : Simulation Program with Integrated Circuit Emphasis
- HDL : Hardware Description Language
- EDA : Electronic Design Automation
- STA : Static Timing Analysis
- FPGA : Field-Programmable Gate Array
- RTL : Register Transfer Level
- ASIC : Application-Specific Integrated Circuit
写出几条评价一个数字电路质量的标准。

答案
可测试性、成品率和可制造性、可靠性、技术升级能力。
写出NMOS的阈值电压表达式。

答案
$V_T=2\phi_F+\frac{\sqrt{4q\varepsilon_0 K_s N_A \phi_F}}{C_{ox}}$
解释More Moore，并说明其对电路带来的影响。

答案
More Moore意为用更优秀的工艺延伸摩尔定律，使用更小的特征尺寸，但会带来更显著的短沟道效应以及亚阈值电流问题。
写出SPICE的全称。它能否描述晶体管级电路？能否对电路进行仿真？能否进行电路的综合？

答案
Simulation Program with Integrated Circuit Emphasis.

能描述晶体管级电路，能对电路进行仿真？不能进行电路的综合。（VHDL与Verilog可以进行电路的综合）
写出常见的MOS晶体管栅极材料与互连线材料，各写两种。

答案
MOS晶体管栅极：多晶硅、氮化钛TiN

互连线：铜、铝
良率随着单个晶粒（Die）面积的变化而如何变化？是面积的几次方的函数？晶粒的成本是面积的几次方的函数？

答案
芯片面积越大，良率越低，因为缺陷在晶圆上是随机的，芯片面积越大，越有可能包含缺陷。

良率是面积的负三次方的函数，成本是面积的四次方的函数。
写出MOSFET的全称。

答案
Metal-Oxide-Semiconductor Field-Effect Transistor
解释Beyond Moore与Much Moore的含义。
答案
- Beyond Moore：超越摩尔，使用量子器件等超越摩尔。
- Much Moore：丰富摩尔，进入纳米尺度后传统的半导体理论可能产生革命性的突破，建立新形态的微纳电子学。
写出摩尔定律的四个限制因素。
答案
- 物理极限：特征尺寸难以进一步突破
- 功耗极限：散热问题无法得到解决
- 工艺极限：进入介观尺寸范围后物理效应阻碍发展
- 经济极限：制程提升带来指数倍的研发成本增长

第五章：MOS 反相器静态特性

什么是数字集成电路的噪声容限？噪声容限与哪些因素有关？如何增大 CMOS 反相器噪声容限？

答案
当数字电路相互级连时，出于电路鲁棒性的考虑，0 与 1 离得越远越好。因此，噪声容限就是能讲输入识别为 0/1 的区域，定义为：

$\begin{aligned} NM_L&=V_{IL}-V_{OL}\\ NM_H&=V_{OH}-V_{IH} \end{aligned}$

噪声容限与电源电压、反相器结构、MOSFET 参数等有关。

增大 CMOS 反相器噪声容限可以通过增大电源电压、增大MOS管的沟道尺寸（减小沟道长度调制效应）来实现。
增强型 NMOS 与耗尽型 NMOS 有什么区别？两种能否都作为有源负载 NMOS 反相器的负载管？

伪 NMOS 相较于前两种方案有什么优点？对比伪 NMOS 反相器与 CMOS 反相器的优缺点。
答案
- 增强型 NMOS：V_G=0 时不存在导电沟道，阈值电压为正，需要加栅压直到 V_GS-V_TH>0 时 NMOS 才导通
- 耗尽型 NMOS：V_G=0 时已存在导电沟道，阈值电压为负，加负的栅压直到 V_GS-V_TH<0 时 NMOS 才关断
两种都能作为伪 NMOS 反相器的负载管，但耗尽型 NMOS 工艺复杂、成本更高。

伪 NMOS 负载不需要额外电源供电，且 VTC 曲线过渡期更加陡峭，噪声容限更好。

伪 NMOS 相比 CMOS 反相器，版图占用面积更小，但是存在直流功耗，且噪声容限不如 CMOS 反相器好。
解释有比逻辑与无比逻辑，并指出电阻负载型反相器、伪 NMOS 反相器与 CMOS 反相器哪些是无比逻辑、哪些是有比逻辑。说明原因。
答案
- 有比逻辑：输出电压 Vout 的大小与器件尺寸有关
- 无比逻辑：输出电压 Vout 的大小与器件尺寸无关
电阻负载型反相器与伪 NMOS 反相器是有比逻辑，而 CMOS 反相器是无比逻辑，因为前两个的 V_OL均与器件尺寸有关，而 CMOS 反相器的 V_OH=V_DD，V_OL=0，与器件尺寸无关。
解释 V_IH与 V_IL的含义，并指出这两点处输出特性曲线的特点。
答案
- V_IH：最低输入高电平（输入被识别为高电平的最小值）
- V_IL：最高输入低电平（输入被识别为低电平的最大值）
在这两点， $\dfrac{\partial V_{out}}{\partial V_{in}}=-1$
写出 CMOS 反相器逻辑阈值电压的表达式。逻辑阈值电压等于电源电压的一半时，CMOS反相器的噪声容限是否最大？

答案
$\begin{aligned} V_{th}&=\dfrac{V_{T0,n}+\sqrt{\frac{1}{k_R}}(V_{DD}-|V_{T0,p}|)}{1+\sqrt{\frac{1}{k_R}}}\\ k_R&=\dfrac{k_n}{k_p} \end{aligned}$

最大。

为什么？

考虑沟道长度调制效应，过渡区并非理想的直线。
说明降低电源电压对 CMOS 反相器的影响。若电源电压低于阈值电压，CMOS 反相器将如何工作？

答案
降低电源电压可以降低 CMOS 反相器的功耗、一定程度上改善增益，但是电压摆幅减小也会使得噪声容限减小，导致信噪比下降。此外，电源电压下降也使得 CMOS 反相器速度下降。

当电源电压低于阈值电压，CMOS 反相器的过渡区会恶化，导致增益很小，失去反相器功能。
CMOS 反相器的逻辑阈值电压与 Vout 是否有关？如果忽略沟道长度调制效应，在输入等于逻辑阈值电压时，输出是否能确定？若能，计算出值。

答案
无关。

不能，Vout 可以为 VTC 曲线上垂直线处的任意一个值。

第六章：MOS 反相器动态特性

影响数字电路性能的MOS寄生电容有哪些？为什么MOS导通时C_gb可忽略？列举数字电路输入端与输出端的主要寄生电容。

答案
C_gs、C_gd、C_sb与 C_db。

MOS 导通时，因为导电沟道的存在，反型层将栅极与衬底隔离，因此C_gb可忽略。

数字电路输入端的主要寄生电容是C_gs，输出端的主要寄生电容是C_db。
对于长沟道器件，延时时间和什么有关？请详细说明。对于短沟道器件又有什么不同？
答案
对于长沟道器件：
- 延时与负载电容成正比
- 延时与器件尺寸成反比
- 延时与电源电压成反比
- 阈值电压越大，延时越大
对于短沟道器件，电源电压对延时影响不大，其余和长沟道器件相同。
若输入信号不为阶跃，请写出逻辑门延迟时间的经验公式。

答案
$\begin{aligned} \tau_{PLH} &= \sqrt{\tau_{pLH}(\sqcap)+(\frac{\tau_f}{2})^2}\\ \tau_{PHL} &= \sqrt{\tau_{pHL}(\sqcap)+(\frac{\tau_r}{2})^2} \end{aligned}$
若 $\Gamma_n$ 与 $\Gamma_p$ 为工艺、电源电压有关的常数， $R$ 为 P 管与 N 管尺寸之比，试给出反相器的本征延时。

答案
$\begin{aligned} \tau^\text{limit}_{PHL} &= \Gamma_n (\alpha_n + R \alpha_p)\\ \tau^\text{limit}_{PLH} &= \Gamma_p \Big(\frac{\alpha_n}{R} + \alpha_p \Big) \end{aligned}$
CMOS 的本征电容由什么组成？假设本征延时为 t_p0，本征电容为 C_intra，外部电容为 C_ext，写出反相器延时的表达式，并以此说明延时与扇出的近似关系。

答案
P 管与 N 管的漏端结电容 C_db。

$t_p=t_{p0}\Big(1+\frac{C_{ext}}{C_{intra}}\Big)$

分式代表扇出，因此延时与与扇出成一次关系，随着扇出增加而增加。
对于本征延时、扇出延时、上升时间与下降时间，若增大 CMOS 反相器的晶体管尺寸，分析时间参数的变化。

答案
本征延时与反相器尺寸无关，因此不变。

反相器尺寸增大，扇出增大，扇出延时减小。

上升时间与下降时间均与晶体管尺寸成反比，因此均减小。
深亚微米数字集成电路中，连线延时与门延时哪一个占主导地位？请举出一个减小连线延时的方法。

答案
连线延时占主导。

在互连线中间插入缓冲器。
CMOS 反相器的功耗由什么组成？分别是由什么引起的？
答案
CMOS 反相器的功耗由静态功耗与动态功耗组成。
- 静态功耗：亚阈值电流与反偏 PN 结电流导致
- 动态功耗：包含开关功耗与短路功耗。
  - 开关功耗：电路不断对负载电容充放电导致
  - 短路功耗：输入信号短暂处于中间电平时，两个 MOS 管同时导通，有 V_DD到地的通路导致
反相器动态功耗与器件尺寸是否有关？若负载电容大小为 C_L，电源电压为 V_DD，试分析一次充放电过程中的能量转换过程。
答案
无关。
- 充电阶段：从电源获得 ${C_LV_{DD}}^2$ 的能量，一半由负载电容存储，一半由 PMOS 以热能形式消耗
- 放电阶段：电容存储的能量在 NMOS 上以热能形式消耗
写出 PDP 与 EDP 的中文释义并解释。为了求出最优的电源电压，应当使用哪一个为参考量？
答案
- PDP：功耗延时积，表达式为 $PDP=P_{av}\sdot t_p$ ，代表开关一次（输入变化一次）门电路所消耗的能量
- EDP：能量延时积，表达式为 $EDP=PDP\sdot t_p$ ，可同时在能量、电源电压与延时之间折中
应当选择 EDP 为参考量。
对于连线延时，顶层金属与底层金属的互连线延时哪一个更小？为什么？

在实际生产中，顶层金属的常见用途是什么？

答案
顶层金属的互连线延时更小，因顶层金属的厚度最大，电阻阻值较小，且顶层金属对地的平板电容与线间电容较小，使得延时较小。

顶层金属常用于电源走线，因其厚度大，能流过的电流较大。
降低阈值电压对延时的影响是什么？带来的后果是什么？

答案
降低阈值电压可以减小延时，但漏电流会上升，导致静态功耗增大。
请写出 Elmore 定理的使用条件。
答案
- 电路中无电阻回路
- 所有电容均为节点对地的电容
- 有一个输入节点，其余所有节点到输入节点均只有唯一路径
写出传输延时的定义。

答案
输入变化50%到输出变化50%所用的时间。
互连线寄生电容包括哪些？

随着工艺的进步，互连线寄生电容中占主要地位的是什么？

答案
平板电容、边缘电容与线间电容。

边缘电容与线间电容。
使用Elmore定理计算下图的分布RC网络从A到B的延时。

答案
5x(10+10) + (5+5)x10 + (5+5+5)x10 = 350fs = 0.35ps
CMOS反相器输入信号翻转一次（1-0-1）消耗的能量是多少？

若翻转概率为a，开关频率为f，写出CMOS反相器消耗的平均功耗。

答案
$CV_{DD}^2$ 。

$P_{avg}=\alpha_{0\to 1}\cdot C_L \cdot V_{DD}^2 \cdot f$

第七章：组合 MOS 逻辑电路

下图为 CMOS 两输入或非门的 VTC 曲线。画出晶体管级电路图，并根据曲线标出对应的输入端。

解释 VTC 曲线左右移动的原因。

答案
电路图略。靠近输出的门输入是 B。

对于上拉网络，靠近电源的 PMOS 输入是 A，且该管无体效应；靠近输出的晶体管输入是 B，受到体效应影响，因此阈值电压增大，使得上拉能力减弱。对于相同的输入电压，B 输入变化时输出电压会更低，因此 VTC 曲线有移动。
下图为 CMOS 两输入或非门的晶体管电路图。在考虑负载电容与内部电容的情况下，分析 A 输入变化与 B 输入变化的上升延迟哪一个更小。
答案
在上拉网络中，两个 PMOS 连接处有内部电容 C_inner。
- A 由高到低变化：B 已为低电平，此时 C_load放电完毕，C_inner放电完毕。在 A 变化后，电源需要对这两个电容进行充电。
- B 由高到低变化：A 已为低电平，此时 C_load放电完毕，但 C_inner被电源充好电。在 B 变化后，电源仅需对 C_load进行充电。
综上，B 变化时电源需要充电的量更少，因此延时更小，即离输出端近的输入端延时小。对于下降延时同理。
下图为商业标准单元版图，请写出各自的电路名称。

答案
二输入或非门、二输入与非门。
下图为三个逻辑门延时随扇出的关系。若逻辑门为反相器、二输入与非门、二输入或非门，试对应各自的曲线。
答案
考虑三个逻辑门的逻辑努力：二输入或非门最大，反相器最小，而延时与逻辑努力成正比。因此：
- 1：或非
- 2：与非
- 3：反相器
什么是 AOI 逻辑？什么是 OAI 逻辑？各自的布尔函数用什么形式表达？
答案
- AOI：与或非逻辑，布尔函数为积之和
- OAI：或与非逻辑，布尔函数为和之积
扇入和扇出与延时的关系是什么？为什么？
答案
- 延时时间随扇入个数增加而增加，为二次方关系，因为同时增大了电阻和电容
- 延时时间随扇出个数增加而增加，为一次关系（正比例关系）
对于互补CMOS的NAND，上升延迟与下降延迟与扇入的关系是什么？为什么？
答案
- 上升延迟随着结电容的线性增加而线性增加，因为上拉网络的电阻为并联，与导通的门的数量成正比。
- 下降延迟随扇入增加以二次方增加，因为下拉电阻和内部电容同时随导通的门的数量增加而增加。
反相器尺寸放大了 X 倍是什么意思？

如果有一个二输入 NOR 门，它的尺寸是反相器的 Y 倍，假设标准反相器的 PMOS 与 NMOS 面积分别为 2、1，试写出该 NOR 门各个晶体管尺寸。
答案
反相器尺寸放大 X 倍，意为每个晶体管的尺寸是标准反相器的 X 倍。

对于逻辑门，若其尺寸是标准反相器 Y 倍，则单个输入所连接的晶体管面积之和是反相器输入晶体管面积之和的 Y 倍，因为扇出同时考虑 PMOS 与 NMOS 贡献的电容。

而二输入或非门的 PMOS 与 NMOS 尺寸之比为 4:1，因此放大 Y 倍后：
- PMOS 尺寸为 $\dfrac{3\times Y}{1+4}\times 4 = \dfrac{12Y}5$
- NMOS 尺寸为 $\dfrac{3\times Y}{1+4}\times 1 = \dfrac{3Y}5$
考虑以下电路，一个反相器接到一个二输入 NAND 门输入，输出端接的是一个尺寸为 H 的反相器。假设反相器的尺寸为标准尺寸 1，求二输入 NAND 门的尺寸为多少时，从 in 到 F 的延时最小?

如果中间的电路是一个 k 输入的 NAND 门，其尺寸又是多少，使得 in 到 F 的延时最小？列出表达式即可。（假设标准反相器的 PMOS 和 NMOS 尺寸之比为 2:1）
答案
$\begin{aligned} \tau_{inv} &= \tau_{inv,intra}+G_{inv}\dfrac{X}{1}\\ \tau_{nand} &= \tau_{nand,intra} + G_{nand}\dfrac{H}{X}\\ \tau_{total} &= \tau_{1} + 1\sdot \dfrac{X}{1}+ \dfrac{4}{3} \sdot \dfrac{H}{X}\\ & \geqslant \tau_{1} + \sqrt{1\sdot \tfrac{X}{1}\sdot\tfrac{4}{3} \sdot \tfrac{H}{X}} \\ &= \tau_{1} + 2\sqrt{\dfrac{4H}{3}} \Bigg|_{\text{X}=\tfrac{4H}{3}}\\\\ \tau_{total'} &= \tau_{1} + 1\sdot \dfrac{X}{1}+ \dfrac{k+2}{3} \sdot \dfrac{H}{X}\\ & \geqslant \tau_{1} + \sqrt{1\sdot \tfrac{X}{1}\sdot\tfrac{k+2}{3} \sdot \tfrac{H}{X}} \\ &= \tau_{1} + 2\sqrt{\dfrac{(k+2)H}{3}} \Bigg|_{\text{X}=\tfrac{(k+2)H}{3}} \end{aligned}$
也可使用Weste书中P190的GBH法求解。
- 路径逻辑努力G表示为路径上每个阶段的逻辑努力的乘积
- 路径电气努力H表示为路径必须驱动的输出电容除以路径提供的输入电容的比率
- 路径分支努力B表示为某一级看到的总电容与该路径上电容的比率
G=4/3，H=H，B=1，则F=GBH=4H/3。
请画出下面版图对应的晶体管级电路图，并写出其布尔函数。

答案

$\overline{Y} = \overline{A}\sdot S + \overline{B} \sdot \overline{S}$
请解释逻辑门的扇入与扇出的含义。
答案
- 扇入：逻辑门输入端的个数
- 扇出：该逻辑门能驱动同类门电路的最大数量，为外部电容除以内部电容
对于多输入逻辑门，应当选择多级逻辑门实现还是单级多扇入门实现？为什么？

答案
应当选择多级逻辑门级联实现。

因为延时与扇入成二次方的关系。单级多扇入门的延时太长。
伪 NMOS 组合逻辑相对于 CMOS 组合逻辑有什么优点与缺点？
答案
- 优点：晶体管数量少，版图面积小，输入负载小
- 缺点：当输出为低电平时，有一路全部导通，因此存在静态功耗；为有比逻辑；噪声容限小

第八章：时序 MOS 逻辑电路

请叙述组合逻辑与时序逻辑的区别。
答案
- 组合逻辑：输出仅和当前输入有关，且电路内无存储器件
- 时序逻辑：输出由当前输入与之前的电路状态决定，且电路内有存储元件保存之前的电路状态
对于 NAND 型的 SR 锁存器，禁止的输入状态是什么？对于 NOR 型的 SR 锁存器呢？
答案
- NAND 型：禁止同为低电平
- NOR 型：禁止同为高电平
双稳态元件的能量在何时最高？何时最低？

答案
在非稳态的时候能量最高，在稳态时能量最低。能量越低越稳定！
如何改变稳态电路保存的状态？
答案
- 断开反馈回路
- 使用驱动能力更强的电路覆盖状态
JK 触发器是否存在逻辑上禁止的输入组合？

对于基于与非门的 JK 触发器，什么输入组合会使得其输出不稳定？为什么？

答案
不存在。

输入全为 1 的时候。此时电路相当于三个反相器首尾相接，因此会出现震荡的现象。
相较于单级 JK 触发器，为什么主从 JK 触发器的输出不会震荡？主从结构能否消除信号毛刺的影响？

答案
因为主从触发器分别由反相的时钟控制，在任意时刻输入信号无法直接传递到输出。

不能消除毛刺的影响。
对于下面的波形，若电源电压为 1.2V，假设所有的上升时间与下降时间均为 0.01ns，请使用 SPICE 语句描述 CK 和 D 信号的激励。
答案
1
2
CK CK 0 PULSE(0, 1.2, -5.01n, 0.01n, 0.01n, 4.99n, 10n)
D D 0 PWL(0, 0, 7n, 0, 7.01n, 1.2, 21n, 1.2, 21.01n, 0, 28n, 0, 28.01n, 1.2, 36n, 1.2, 36.01n, 0, 40n, 0)
下图为一个 D 触发器，请分析是上升沿触发还是下降沿触发。

对于该触发器，请分析其建立时间与输出延时由图中的哪些器件传输延时组成。该 D 触发器的保持时间是多少？

答案
因为第一级到第二级 D 锁存器的传输门是高电平开启，因此该触发器为上升沿触发、输出数据。

对于 t_setup，需要 D 在时钟沿到来之前保持不变。而 D 经过 TG₁与两个反相器后，到达 TG₂，此时需要保证 TG₂两端数据相同，否则会发生冲突。因此，保持时间为 TG1 到 Qm 的延时时间。

对于 t_c2q，是时钟跳变后到 Q_s的值稳定后的时间。因此，时钟跳变后，数据从 Q_m出发，经过 TG₃和两个反相器到达 Q_s，这就是输出延时。

对于 t_hold，需要 D 在时钟沿之后保持稳定。但该电路为下降沿触发的 D 触发器，第一个 D 锁存器为上升沿触发，第二个为下降沿触发。上升沿之后，TG₁截止，D 的变化无法影响第二个锁存器的输入，因此保持时间可以为 0。
对于负的D锁存器，其建立时间和保持时间位于时钟上升沿还是下降沿位置？由哪些延时组成？

答案
上升沿。

因为是负的D锁存器，因此为时钟低电平触发，在低电平转为高电平之后输出被锁存。因此，在时钟仍有效的时间内，需要满足建立时间，则建立时间和保持时间位于时钟下降沿。

建立时间为通过传输门与两个反相器的延时。
对于基于锁存器与基于触发器的系统，哪一个容许时钟偏斜？哪一个可以进行时间借用？

若考虑时钟偏斜，写出 D 触发器系统下的组合逻辑最大传输延时。

答案
基于锁存器的系统容许时钟偏斜，且可以进行时间借用。

$t_{pd}\leqslant T_c-(t_{setup}+t_{pcq}+t_{skew})$
锁存器系统中的 t_nonoverlap指的是什么？

若考虑 t_skew与 t_nonoverlap，请写出两相锁存器系统下的组合逻辑最大传输延时与可借用的最长时间。

答案
指的是两相时钟不交叠时间。

$\begin{aligned} t_{pd} &\leqslant T_c-2(t_{pdq})\\ t_{borrow} &\leqslant \dfrac{T_c}{2}-(t_{setup}+t_{nonoverlap}+t_{skew}) \end{aligned}$
写出四种降低时钟系统动态功耗的方法。
答案
- 减小节点电容
- 降低时钟频率
- 降低电压幅度
- 去除冗余转换活动
若组合逻辑延时太小，是否影响系统时钟频率？为避免潜在的数据错误，应当如何处理？

答案
不影响系统时钟频率。应当加入缓冲器以增大传输时间。

第九章：动态逻辑电路

对比下面的动态反相器，并说明为什么工业中采用第二种结构。

答案
第一种结构中，在预充电阶段时，若 A 为高电平，则输出 Y 会产生冲突。

第二种结构中，在预充电阶段时，最下面的晶体管关断，因此输出 Y 的电容能被正常充电；在求值阶段时，最下面的晶体管开启，因此下拉网络逻辑为 A 取反，因此不会出现冲突现象，增加了电路稳定性。
什么是软节点？写出三种可能使软节点电压不稳定的原因。

答案
电压保持功能由该节点的寄生电容实现的节点是软节点。

反偏 PN 结漏电、亚阈值漏电、宇宙射线或 α 粒子。
短沟道器件中，软节点的漏电主要由什么作用？超深亚微米器件中，还有什么电流会导致漏电的发生？

答案
亚阈值电流。

隧穿效应导致的栅极电流。
什么是电压自举技术？实际工业生产中如何生产所需要的电容？

答案
电压自举技术是使用额外的电容来消除输出端阈值损失的技术。

工业中使用一个虚拟 MOS 管来作为电容。
对于下面的两种增强型 NMOS 动态移位寄存器，哪一种是无比逻辑、哪一种是有比逻辑？为什么？

答案
第一种是有比逻辑，第二种是无比逻辑。

对于第一种，在 Phase2 有效时，若 C_in1上是高电平，则 V_out1为 V_OL，该值由驱动管和负载管的尺寸比例决定，因此为有比逻辑。

对于第二种，在 Phase2 有效时，若 C_in1上是高电平，则 V_out1为 0；若若 C_in1上是高电平，则 V_out1为 V_DD。输出值与尺寸比例无关，因此为无比逻辑。
简述 PE 逻辑中电荷分享效应产生的原因。举出三种防止该效应的方法，并写出各自的缺点。
答案
运算网络中，内部节点存在寄生电容，与负载电容分享电荷。

防止电荷分享效应
1. 使用弱上拉 PMOS 对负载电容进行充电。会导致下拉速度变慢。
2. 使用额外的上拉网络对内部节点进行预充电，此方法还可以实现多输出多米诺逻辑。会导致下拉延时增大。
  3. 修改反相器的切换阈值，使其对电荷分享造成的电压下降不敏感。会导致反相器上拉速度变慢。
相对于普通的 PE 逻辑，NP 多米诺逻辑有什么优点与缺点？
答案
- 优点：
  - PE 逻辑每一级无需级联反相器就可以连接到下一级
  - 可构造流水线结构
- 缺点：
  - PMOS 求值网络速度更慢，需要较大尺寸的晶体管
  - 每一级的输出节点对噪声更敏感，因为没有反相器驱动后一级
写出 TSPC 的英文全称。TSPC 动态电路有什么优点与缺点？
答案
TSPC: True Single Phase Clock
- 优点：
  - 电路只需要单相时钟即可实现流水线操作，不存在时钟偏斜问题
  - 晶体管数量少，工作速度快
- 缺点：噪声容限小
Zipper CMOS电路为什么可以消除电荷分享效应，并使高阻结点泄放电荷？

答案
控制预充电管的电压比正常的 V_OH/V_OL相差一个阈值电压，使得其在求值期间弱导通。
PE 逻辑中，对于 NMOS 的求值网络，如何设计版图可让延时减小？

答案
靠近 GND 的晶体管尺寸设计最大，依次向上减小尺寸。
相对于互补 CMOS 逻辑，CMOS 多米诺逻辑有什么优点与缺点？各写出两条。
答案
- 优点：
  - 电路较简单，晶体管数量少
  - 版图面积较小
  - 速度快
  - 寄生参数小
- 缺点：
  - 噪声容限小
  - 需要额外的时钟控制
  - 无法自动化设计版图
数字CMOS集成电路复习笔记：第六篇
简述静态电路和动态电路的区别以及各自的优缺点。
答案
- 静态电路：所有逻辑电压为稳定的静态工作点，输出电压由输入电压改变经过一定延时后确定的，且不需要刷新
- 动态电路：逻辑电压由节点上的寄生电容保持，输出信号由输入信号变化和时钟信号改变确定，需要定期刷新来避免电荷泄露造成的电压改变。

第十三章：时钟与 IO 电路

写出 ESD 的英文全称。经过 ESD 电流冲击后，芯片可能出现什么问题？

答案
ESD: Electrostatic Discharge

出现闩锁效应、部分功能失效。
什么是闩锁效应？为了避免闩锁效应，在版图设计中可采用哪些方法？
答案
闩锁效应是一种寄生可控硅导致电源与地短路的现象。
- 在NMOS周围画接地的P+保护环、在PMOS周围画接电源的N+保护环，以在少数载流子到达BJT的基极前就被俘获
- 使衬底与阱的接触孔接近 MOS 管的源极，以减小BJT的β（电流增益）
TTL 电路中，最坏情况输出信号的 V_IH与 V_IL为多少？对于 TTL 转 CMOS 电路，应当设计反相器的逻辑阈值电压为多少？

答案
V_IH=2.0V，V_IL=0.8V，V_th=1.4V。
L(di/dt)噪声的产生原因是什么？如何减小该噪声？

答案
输出焊盘与封装框架之间存在电感，而输出级电流变化率较大，导致电感上有较大的压降。

减小电源电压与负载电容、降低信号工作速度、减少同时翻转的信号数量。
写出 Clock Skew 和 Clock Jitter 的中文全称，并解释其不同之处。

如何解决这两个非理想现象？
答案
- Clock Skew：时钟偏斜
- Clock Jitter：时钟抖动
时钟偏斜通常指时钟相位上的不稳定，而时钟抖动通常指时钟频率上的不稳定。
- 缓解时钟偏斜：使用H型时钟树、使用路径匹配的时钟网络
- 缓解时钟抖动：使用更好的晶体振荡器

第十六章：VLSI 设计方法学

集成电路设计域有哪些？

从高到低写出数字集成电路的设计层次。

答案
结构域、行为域、物理域。

系统级/算法级、寄存器传输（RTL）级、门级、晶体管级、版图级。
简述数字电路设计中采用模块化与层次化设计的好处。

答案
模块化设计使得设计好的电路可以被重用;

层次化使得设计理解起来更加容易，每一个电路都可以在行为域、结构域和物理域被描述。
VLSI 设计风格分为哪几种？

答案
全定制、半定制、可编程逻辑器件。
写出 PLA 和 PAL 的全称以及中文名称，并说明二者之间异同。
答案
- PLA：Programmable Logic Array，可编程逻辑阵列
- PAL：Programmable Array Logic，可编程阵列逻辑
PLA 与 PAL 均由与门和或门阵列组成，但PLA 的与门与或门阵列均可以编程，而 PAL 的与门可编程，或门无法编程。
写出 FPGA 的英文全称与中文释义，并说明数字电路设计中使用 FPGA 设计的优缺点。

答案
FPGA：Field-Programmable Gate Array，现场可编程门阵列

FPGA 设计无需硅片制造加工，相对便宜，但性能有限，且单个芯片成本较高，大批量时不划算。
写出固核的英文名称，并写出它相对于硬核与软核各自的优点。

答案
固核：Firmcore

相对于硬核更为灵活，相较于软核性能更好。

固核是综合后的门级网表！
写出下面的设计步骤所属于的集成电路设计域：FSM状态机、处理器、算术逻辑单元寄存器、标准单元放置。

答案
行为域、结构域、结构域、物理域。
半定制设计风格有哪些设计方法？

答案
标准单元、门阵列。
写出集成电路设计中使用的验证方法。

答案
DRC（设计规范检查）、ERC（电气规则检查）、LVS（一致性检查）、STA（静态时序分析）
写出SoC的英文全称，并说明其含义。

答案
SoC: System on Chip，片上系统，将多个模块集成在单个芯片上。