数字CMOS集成电路复习笔记：第八篇

生了一个星期的病终于好了。最开始发烧，烧了两天之后腹泻，腹泻完了又鼻塞，鼻塞好了又咳嗽……呜呜>_<

ESD保护

ESD（Electro Static Discharge），是造成大多数IC受到过度电应力（ElectricalOverstress, EOS）破坏的主要因素，这种破坏是永久性的。

ESD放电模型：

HBM－Human Body Model
MM－Machine Model
CDM－Charged-Device Model
FIM－Field-Induced Model

对于ESD输入保护电路，我们使用两个二极管串联电源与地的方法，对输入引脚进行箝位：

ESD造成破坏的原理是一个极大的输入电压将内部电路破坏。箝位之后，V_A的电压被控制在 $-0.7V\leqslant V_A \leqslant V_{DD}+0.7V$ 之间，从而使ESD影响最小化。流过二极管的电流应当限制在几十毫安以下。

大的驱动晶体管的扩散区到衬底天然就是ESD保护电路，但是要确定是否有足够的保护能力。

ESD放电故障后，热效应会产生金属熔丝。

金属熔丝：当ESD发生时，如果电流足够大且集中在一个很小的区域，会导致该区域的温度迅速升高，从而引起金属互连（金属线）的熔化或蒸发。这种现象称为“金属熔丝”（Metal Melting or Fusing）。

TTL转CMOS

实际生产中，经常需要做TTL电平兼容的准备。

TTL规范：

V_OH=2.0V
V_OL=0.8V

因此，我们需要在输入端接入一个反相器，并调整PMOS和NMOS尺寸之比，使得该反相器满足V_IL=0.8，V_IH=2.0的要求。

设计思路

知道了V_OH与V_OL
设计V_th
根据求出的比例值计算出待设计的反相器的V_IL与V_IH
验证设计是否满足要求

工艺角仿真

所谓工艺角，指的是MOS晶体管的SPICE模型覆盖所有可能的工艺、温度、电源电压变化造成的器件行为偏差。采用改变模型参数的方法，把晶体管模型分为Normal、Fast和Slow不同的情况。

我们为什么要进行~~多达42种的~~工艺角仿真？最常用的只要TT, FF, SS, FS, SF这五种。在设计时，我们应当进行最坏情况分析。

最坏情况分析是数字集成电路设计中考虑制造工艺容差最常用的方法，与最大化参数成品率方法相比，其计算量和设计工作量都大大减少(便宜)，并且能得到很高的参数成品率。

在确定了设计参数后，由于存在统计波动的噪声参数，使得电路性能会偏离设计的标称值。
最坏情况分析就是要找到在参数波动情况下最差电路性能表现，相对应的有最坏噪声参数。相似的有最好情况分析。
工业芯片的设计通常要在Worst、Best、Norminal情况噪声参数下进行仿真，评估电路性能变化的范围。
如果所有最坏情况的参数值进行的电路仿真都满足技术要求，那么电路的参数成品率至少是(1-ρ)%，很高。ρ是最坏情况性能值的概率分布函数。
对于高性能电路，这样的仿真很难全部满足要求。

反相器作为输入Buffer的缺点：可能在工艺角下不全满足要求！

输出电流和L(di/dt)噪声

$$ \begin{aligned} \Big[ \dfrac{di}{dt} \Big ]_{max} \geqslant \frac{I_{max}}{t_s/2} &= \frac{2I_{max}}{t_s}\\ &=\frac{4C_{load}V_{DD}}{t_s^2} \end{aligned} $$

片内时钟产生与分配

PLL

锁相环（Phase-Locked Loop，简称PLL）是一种电子控制系统，它能够使输出信号的相位与参考信号的相位保持一致。锁相环广泛应用于无线电、电信和计算机系统中，用于频率合成、调制解调、时钟恢复等场合。

锁相环的工作原理基于负反馈机制。当系统启动或接收到一个新的参考信号时，VCO的输出频率可能与参考信号不同。此时，相位检测器会检测到两者的相位差，并通过环路滤波器将这一差异转换成一个控制电压来调整VCO的频率，直到VCO的输出频率和相位与参考信号匹配。一旦锁相环锁定，即使参考信号的频率发生小范围的变化，VCO的输出也能迅速做出响应，保持与参考信号同步。

时钟偏移与抖动

时钟理论上应该同时到达所有顺序电路。实际上，它在不同时间到达。这些差异称为时钟偏斜（Skew）。大多数系统分配一个全局时钟，然后使用靠近被触发元件的本地“时钟门”。偏移是由于路径不匹配、工艺变化和环境条件造成的，导致物理时钟不等于全局时钟。

时钟抖动（Jitter）是快速的时钟边缘变化（确定性和随机成分），由电源噪声和时钟发生器抖动引起。它无法补偿。

时钟偏斜是相位上出现偏差，而时钟抖动是频率上出现偏差！

闩锁现象

闩锁效应是一种寄生可控硅^[1]触发造成电源和地短路的现象。

触发闩锁的条件：

V_DD的上电过程
信号电平高于V_DD或者低于V_SS
ESD高压向衬底或阱注入少数载流子
多个IO总线驱动器跳变造成V_DD或者GND瞬态突变
阱的寄生PN结漏电产生足够大的横向电流
射线、辐射产生足够多的电子空穴对，触发SCR

闩锁效应的避免

避免闩锁的版图设计准则：

采用接地的P+保护环围绕NMOS晶体管，采用连接到V_DD的N+保护环环绕PMOS晶体管，这两个措施的目的是减小R_well和R_sub，在少数载流子到达BJT基极前就被俘获。
使衬底和阱的接触孔尽可能接近MOS晶体管的源极，降低R_well和R_sub的值。
- 保守策略：1个源极至少一个衬底接触孔。
- 激进策略：5～10个晶体管，提供一个衬底接触孔。
NMOS衬底接触孔尽可能靠近GND线，PMOS晶体管的阱接触孔尽可能靠近VDD线，NMOS管和PMOS管保持适当的距离，以减小β值。设计规则保证。